Ethernet del MPU dei microprocessori di MPC852TVR50A Ethernet I2C SPI UART USB di 50 megahertz

Descrizione di prodotto

Ethernet del MPU dei microprocessori di alta qualità di MPC852TVR50A Ethernet I2C SPI UART USB di 50 megahertz

Caratteristiche

La seguente lista riassume le caratteristiche chiave di MPC852T:

• Il centro incluso di MPC8xx fino a 100 megahertz

• Il funzionamento massimo di frequenza del bus esterno è di 66 megahertz

— Le frequenze del centro 100MHz/80MHz sostengono il modo di 2:1 soltanto

— Le frequenze del centro 50MHz/66MHz sostengono sia i modi di 2:1 che di 1:1

• Unico edizione, il centro di 32 bit (compatibile con la definizione di architettura di PowerPC) con 32, registri per tutti gli usi di 32 bit (GPRs)

— Il centro esegue la previsione di ramo con il prefetch condizionale, senza esecuzione condizionale

— cache di dati 4-Kbyte e cache di istruzione 4-Kbyte

– il nascondiglio dell'istruzione 4-Kbyte è bidirezionale, insieme-associativo con 128 insiemi

– il cache di dati 4-Kbyte è bidirezionale, insieme-associativo con 128 insiemi

– La coerenza del cache per sia i cache di dati che dell'istruzione è mantenuta su 128 blocchetti del cache del bit (4-word)

– I nascondigli fisicamente sono indirizzati, implementano un meno algoritmo (LRU) recentemente utilizzato della sostituzione e sono chiudibili a chiave su una base del blocchetto del nascondiglio

— MMUs con 32 la voce TLB, istruzione e dati completamente associativi TLBs

— Lle dimensioni di pagina multiple di sostegno di MMUs di 4, 16 e 512 kbyte e di 8 MBYTE; 16 spazii per l'indirizzo virtuale e 16 gruppi di protezione

• Fino al canale omnibus di dati di 32 bit (incollatura dinamica del bus per 8, 16 e 32 bit)

• 32 linee di indirizzo

• Regolatore di memoria (otto banche)

— Contiene il regolatore completo della memoria RAM dinamica (DRAM)

— Ogni banca può essere un chip scelto o RAS per sostenere una banca di DRAM

— Fino a 30 stati di attesa programmabili per banco di memoria

— Interfaccia di Glueless al DRAM, a SIMMS, a SRAM, ai EPROMs, ai EPROMs istantanei e ad altri dispositivi di memoria

— Regolatore di DRAM programmabile sostenere la maggior parte delle interfacce di memoria di velocità e di dimensione

— Quattro linee di CAS, quattro NOI linee, una linea di OE

— Disponibile chip-scelto dello stivale alla risistemazione (opzioni per 8, 16-, o la memoria di 32 bit)

— Dimensioni blocco variabili (32 Kbyte-256 MBYTE)

— Selezionabile scriva la protezione

— logica di arbitraggio del bus del Su chip

• Regolatore veloce di Ethernet (FEC)

• Temporizzatori per tutti gli usi

— Due temporizzatori di 16 bit o un temporizzatore di 32 bit

— Il modo del portone può permettere a/disattivare il conteggio

— L'interruzione può essere mascherata sul bloccaggio della partita e di evento di riferimento

• Unità di integrazione di sistema (SIU)

— Monitor del bus

— Cane da guardia del software